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读不懂 veriloghdl，郁闷

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hawktca|  楼主 | 2007-4-26 15:46 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式
VerilogHDL, se, default, hb, rc

case (count_slot)                                             
   5'b00001 :                                                 
            begin                                   
              //如何理解下面的句子                 
               rchblk <= {0 : 1'b1, {30{1'b0}}} ;                 
            end                                               
   /*** omited follows **/
   default:
    
endcase

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