发新帖我要提问
返回列表
打印

Verilog怎样编写测试程序？

[复制链接]
5198|4
手机看帖
扫描二维码
随时随地手机跟帖
跳转到指定楼层
楼主
liangge005|  楼主 | 2007-5-19 20:14 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式
verilog, 编写, 测试程序, maxplus, maxplusII
为什么Verilog在MaxplusII中编写的测试模块Test_Bench，好像根本不起作用，有谁知道为什么？或者应该怎么用才行？

使用特权

评论回复 赏

相关下载

相关帖子
沙发
jyguo| | 2007-7-21 23:23 | 只看该作者

测试程序

可能要把测试程序写在源程序中吧,我在CADENCE中使用verilog时就是这样的,不知道是软件问题还是语言问题,因为有的软件不用的.在MaxplusII中输入信号可以手动设置的,测试程序不可以的话手动好了.

使用特权

评论回复 赏
板凳
buqibushe| | 2007-7-22 20:32 | 只看该作者

哈

Maxplus不支持文本激励，quartus II也一样
做ＦＰＧＡ就用modelsim吧

使用特权

评论回复 赏
地板
furuyuan| | 2007-7-23 16:29 | 只看该作者

支持modelsim

支持modelsim

使用特权

评论回复 赏
5楼
sibaidong| | 2007-7-27 13:46 | 只看该作者

关注中！

学习中！

使用特权

评论回复 赏
返回列表
发新帖 我要提问
高级模式
B Color Image Link Quote Code 收费 Smilies
您需要登录后才可以回帖 登录 | 注册

本版积分规则

liangge005

10

主题

16

帖子

0

粉丝