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XILINX的FPGA 约束问题

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 楼主| 弄月书生 发表于 2007-5-31 09:39 | 显示全部楼层 |阅读模式
FPGA, XILINX, 电平, inout, MCU
请教大家一个问题.我用51的MCU和FPGA内部逻辑通信 发现当P0口输出高电平时正常但是低电平拉不下来,FPGA的口是INOUT 方式 三态的
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 楼主| 弄月书生 发表于 2007-5-31 09:40 | 显示全部楼层

IODATA就是我的 数据接口

  
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