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时钟偏移太多的原因探讨

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vfdff|  楼主 | 2007-6-3 16:19 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式
时钟, 编译, 编译器, PLL, 代码
时钟偏移太多的的没一般解决方法两个 :
一个是把时钟频率下降,另一个加PLL或者门电路 进行对齐

但是原因是什么引起的?现在还不是很明白
编译器一般提示是时钟线连的太长了,但是很多时候,用代码编写的时候,这些连线是编译器自己连的,我们又无法更改,怎么解决呢?

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沙发
buqibushe| | 2007-6-6 10:27 | 只看该作者

!!!

我们至少可以对某个模块进行布局，从而控制模块的连线，这样就类似于ＰＣＢ板了
这属于高级部分，ＦＰＧＡ工程师做的事

可以参考一下先锋工作室altera cpld/fpga两本书

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板凳
vfdff|  楼主 | 2007-6-7 21:47 | 只看该作者

时钟偏移太多的原因探讨

先锋工作室中的那哪altera cpld/fpga两本书？

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地板
vfdff|  楼主 | 2007-6-16 18:05 | 只看该作者

dll 例化

我今天了使用LMP 例化一个锁存器DLL，锁定时间要四个时钟周期 ，正常吗 

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5楼
fxwang| | 2007-6-17 11:47 | 只看该作者

时钟偏移太多的原因探讨

    因为布线是布线器布的，所以可以通过各种约束和布线器设置来改变时钟布线长度。不同公司的布线软件有不同的设置方法，你可以参考软件的HELP文件。
    但是代码是你写的，所以也可以通过优化代码，减少时钟扇出的方法来减少时钟偏移。

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6楼
vfdff|  楼主 | 2007-6-17 14:33 | 只看该作者

时钟扇出 是什么东西？？

请问 代码哪些方面的优化可以减少 时钟扇出呢 ？？

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7楼
buqibushe| | 2007-6-24 17:24 | 只看该作者

5楼的见解

新闻!!!

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8楼
michael_li| | 2007-6-27 10:21 | 只看该作者

缩短clk线长就可以了吗？

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9楼
vfdff|  楼主 | 2007-6-28 14:14 | 只看该作者

缩短clk线长

怎么 缩短clk线长 ？？

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