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VHDL语言中 q <= (others => 0) 是什么意思

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 楼主| liqz 发表于 2007-6-5 09:38 | 显示全部楼层 |阅读模式
vhdl语言, RS
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相关帖子
sunclever 发表于 2007-6-6 15:15 | 显示全部楼层

同意楼上观点

一次性按位赋值，全部位为零
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zbo007mm 发表于 2007-7-9 20:16 | 显示全部楼层

谢谢

谢谢！
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qjy_dali 发表于 2007-7-14 20:04 | 显示全部楼层

很常用的写法，简洁明了

  
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neil3w 发表于 2007-8-13 21:57 | 显示全部楼层

信号赋0

把左侧信号全赋0&nbsp;<br /><br />对于多位二进制信号比较方便<br />尤其在初始化时
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dadong 发表于 2007-8-15 22:21 | 显示全部楼层

0应该加'号。

　　
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