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VHDL语言中 q <= (others => 0) 是什么意思

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liqz|  楼主 | 2007-6-5 09:38 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式
vhdl语言, RS

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沙发
sunclever| | 2007-6-6 15:15 | 只看该作者

同意楼上观点

一次性按位赋值，全部位为零

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板凳
zbo007mm| | 2007-7-9 20:16 | 只看该作者

谢谢

谢谢！

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地板
qjy_dali| | 2007-7-14 20:04 | 只看该作者

很常用的写法，简洁明了

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5楼
neil3w| | 2007-8-13 21:57 | 只看该作者

信号赋0

把左侧信号全赋0 

对于多位二进制信号比较方便
尤其在初始化时

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6楼
dadong| | 2007-8-15 22:21 | 只看该作者

0应该加'号。

　　

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