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vhdl中对器件不用的引脚如何处理？

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楼主
lj1978|  楼主 | 2007-7-4 10:13 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式
VHDL, 器件, 引脚, COM, component
在vhdl调用component，但是只需要到该component的少量输出，那么在分配引脚时对该component的其余输出脚如何处理？
如：
xxx：port map (xx1=>yy1,xx2=>yy2,xx3=>yy3,xx4=>yy4,...)
如果我只需要xx1那其余的怎么写呢？

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沙发
XZL| | 2007-7-4 17:22 | 只看该作者

输出引脚不用管

输入引脚==0或==1

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板凳
无名小辈| | 2007-7-4 20:21 | 只看该作者

爱

zyqbjshi@sogou.com

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