21ic电子技术开发论坛 › 综合技术交流 › EDA 技术 › vhdl中对器件不用的引脚如何处理？
返回列表 发新帖我要提问

vhdl中对器件不用的引脚如何处理？

[复制链接]
3896|2
 楼主| lj1978 发表于 2007-7-4 10:13 | 显示全部楼层 |阅读模式
VHDL, 器件, 引脚, COM, component
在vhdl调用component，但是只需要到该component的少量输出，那么在分配引脚时对该component的其余输出脚如何处理？<br />如：<br />xxx：port&nbsp;map&nbsp;(xx1=&gtyy1,xx2=&gtyy2,xx3=&gtyy3,xx4=&gtyy4,...)<br />如果我只需要xx1那其余的怎么写呢？
回复

收藏 举报

相关帖子
XZL 发表于 2007-7-4 17:22 | 显示全部楼层

输出引脚不用管

输入引脚==0或==1
回复

收藏 举报

无名小辈 发表于 2007-7-4 20:21 | 显示全部楼层

爱

zyqbjshi@sogou.com
回复

收藏 举报

返回列表 发新帖
高级模式
B Color Image Link Quote Code Smilies
您需要登录后才可以回帖 登录 | 注册

本版积分规则

lj1978

9

主题

18

帖子

0

粉丝
快速回复 在线客服 返回列表 返回顶部