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请教: 关于FPGA反复编译综合的结果的差异

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楼主
ATAO涛|  楼主 | 2007-7-12 09:55 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式
FPGA, PGA, 编译, 布线, 通信
    请教讨论:
        最近做项目时,发现一个很奇怪的问题,,,同一个程序,,多次编译和综合,得出来的结果差别好大啊..
        我做了几个相同的通信通道,,,但是很多次 几个通道都不能同时好,,,要反复改变布线环境参数,反复编译,综合后,,才有可能得到全通的下载结果....


       请问这是为什么??/   

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沙发
mybao| | 2007-7-12 10:17 | 只看该作者

改变布线环境参数，应该是这个的影响

关键是做好约束

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板凳
sibaidong| | 2007-7-14 11:00 | 只看该作者

以前做过CPLD的，也出现这种情况！

我当时的解决办法就是重新建一个工程，不过FPGA好像没这么容易吧！应该好好看看约束条件什么的！

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地板
buqibushe| | 2007-7-14 15:22 | 只看该作者

典型的不懂行

典型的不懂行

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5楼
atao涛| | 2007-7-17 09:40 | 只看该作者

欢迎行家指点

正因为不懂行,,所以才问

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6楼
effice| | 2007-7-30 09:55 | 只看该作者

更棘手的问题,希望圈圈们指教.

我编译的一个FPGA程序,下到3个FPGA里面(注意是同一程序),有2个FPGA(各含4个信道4个)可以出预期的结果,另一个FPGA则有2个信道正常,有2个不正常.
希望圈圈们指教.

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7楼
effice| | 2007-7-31 11:20 | 只看该作者

进展情况

昨天试着加时间约束条件没有 用！

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8楼
computer00| | 2007-7-31 14:07 | 只看该作者

呵呵，这个我可不行，没玩过

估计可能是因为竞争冒险或者是时钟频率太高等原因引起的吧。尽量使用同步逻辑电路会好些。

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9楼
effice| | 2007-7-31 16:35 | 只看该作者

圈圈太谦虚了。

我的时钟是从PLL倍频出来的，使用的是IP CORE PLL，中间没有组合逻辑电路，所以应该不是读数据的时钟的问题，实际测也没有问题。不过数据的处理中使用了组合逻辑，不可避免的要使用。

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