对verilog语言TASK，FUNCTIONG的疑问

发表于 2007-7-28 21:51

我是个初学者，看过别人写的一些VERILOG源代码，也买了几本书来看，各有各的特色，不过我不清楚的是，有些人喜欢使用任务调用、函数调用等，有的就不喜欢， 不过我到觉得使用函数和任务的话使程序思路清晰也便于修改，把软件上的一些思想体现来。但我还想请问一下对于任务调用、函数调用是不是执行速度上慢或占用资源比较多所以才很多人不愿意使用，还是有别的原因还请高手指教。

发表于 2007-7-29 10:27

lz，你去理解吧

发表于 2007-7-29 10:58

也容易些？

发表于 2007-7-29 11:54

以前用的是VHDL！   体会中！   不过我觉得调用要好些，从设计者的角度来考虑，这样做更利于优化。   对快慢及资源的问题我想提出我的意见：   如果在综合及仿真时可能有区别，因为这时都是软件来处理的，但如果将同一电路用这两种方案来设计的话，综合后应该得到两个完全相同的电路，而不是两个有差别的电路。

发表于 2007-7-29 14:26

我到觉得很奇怪了,既然是标准的语言形式为什么还分学术和工业.还请你给详细解释一下好吗?

发表于 2011-10-26 07:36

不太明白啊

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