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关于延时问题（VHDL）

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 楼主| acmilann 发表于 2007-8-5 22:28 | 显示全部楼层 |阅读模式
VHDL, FPGA, PGA, 信号
问一下各位大侠：在FPGA中一个信号经过一个门出去，和经过10个门出去的延时是不是一样？<br /><br />
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PLAYFPGA 发表于 2007-8-8 08:40 | 显示全部楼层

当然不一样

  
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wzg518 发表于 2007-8-8 17:09 | 显示全部楼层

呵呵

  
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renxupeng 发表于 2007-8-14 10:12 | 显示全部楼层

呵呵

  
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水天一色 发表于 2007-8-21 16:09 | 显示全部楼层

不一样的

不过如果你打算用N个非门连接来做延迟的话，会被软件优化掉的....
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hujingzhao 发表于 2007-8-29 20:14 | 显示全部楼层

呵呵

  
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susulee 发表于 2007-8-29 21:47 | 显示全部楼层

也有用多少也不会被延时的宏

有的FPGA器件有可以不被优化的延时宏
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