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关于延时问题（VHDL）

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acmilann|  楼主 | 2007-8-5 22:28 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式
VHDL, FPGA, PGA, 信号
问一下各位大侠：在FPGA中一个信号经过一个门出去，和经过10个门出去的延时是不是一样？

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PLAYFPGA| | 2007-8-8 08:40 | 只看该作者

当然不一样

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wzg518| | 2007-8-8 17:09 | 只看该作者

呵呵

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renxupeng| | 2007-8-14 10:12 | 只看该作者

呵呵

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5楼
水天一色| | 2007-8-21 16:09 | 只看该作者

不一样的

不过如果你打算用N个非门连接来做延迟的话，会被软件优化掉的....

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6楼
hujingzhao| | 2007-8-29 20:14 | 只看该作者

呵呵

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7楼
susulee| | 2007-8-29 21:47 | 只看该作者

也有用多少也不会被延时的宏

有的FPGA器件有可以不被优化的延时宏

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