请教关于FPGA的一个问题。

发表于 2007-8-6 15:22

我用VHDL写了个组件 软件模拟没任何问题，于是我假如项目中编译成代码下载到芯片中 ，不行。于是将其中的一些内部信号引到引脚上，发现各信号正常，组件也正常工作。于是再将引出来的测试信号去掉， 恢复到原来的状态，编译后再下载到芯片中，发现组件又不能正常工作了。这是什么问题？

发表于 2007-8-6 15:30

有可能是你在组件连级的时候出现问题，还有延时对你的程序有没有影响。我也只是知道个皮毛。

你这个只能自己用排除的办法来解决你目前遇到的问题了