| 
 
| 在Modelsim的VHDL赋值是可以用位文字的方式吗?<br />比如:<br />   signal aa : std_logic_vector ( 7 downt 0);<br />   ....<br />   aa <= X"0F";  -- 这里<br />Modelsim是不支持这种方法吗?还是设置的问题?谢谢 | 
 |