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请问在Modelsim中VHDL赋值问题

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2996|1
 楼主| dpirly 发表于 2007-8-13 09:52 | 显示全部楼层 |阅读模式
modelsim, VHDL, logic, SIGNAL, VECTOR
在Modelsim的VHDL赋值是可以用位文字的方式吗？<br />比如：<br />&nbsp;&nbsp;&nbsp;signal&nbsp;aa&nbsp;：&nbsp;std_logic_vector&nbsp;(&nbsp;7&nbsp;downt&nbsp;0);<br />&nbsp;&nbsp;&nbsp;....<br />&nbsp;&nbsp;&nbsp;aa&nbsp;&lt=&nbsp;X&quot;0F&quot;;&nbsp;&nbsp;--&nbsp;这里<br />Modelsim是不支持这种方法吗？还是设置的问题？谢谢
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 楼主| dpirly 发表于 2007-8-13 10:37 | 显示全部楼层

自己解决了

在modelsim中选择vhdl93标准就可以了&nbsp;
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