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请问在Modelsim中VHDL赋值问题

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dpirly|  楼主 | 2007-8-13 09:52 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式
modelsim, VHDL, logic, SIGNAL, VECTOR
在Modelsim的VHDL赋值是可以用位文字的方式吗？
比如：
   signal aa ： std_logic_vector ( 7 downt 0);
   ....
   aa <= X"0F";  -- 这里
Modelsim是不支持这种方法吗？还是设置的问题？谢谢

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沙发
dpirly|  楼主 | 2007-8-13 10:37 | 只看该作者

自己解决了

在modelsim中选择vhdl93标准就可以了 

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