问高手个问题，关于clock setup

只看该作者 · 2007-8-27 18:03

我用altera的fpga, 现在有通过锁相环产生4个相位差90度，每个频率都为100MHz的时钟，现在用Q II 编译，老说 setup时间不够，看书上介绍好象用multicycle可以解决，不知道是不是可以解决，请高手给个建议，谢谢了。

只看该作者 · 2007-8-28 09:15

multicycle是可以解决建立时间不够的问题，但是，
第一、你加multicycle约束的信号，确实是小于等于50M的信号
第二、加了multicycle好像还要加multihold，其实如果你只是需要检测某一个电平，并不是很关心这个信号的跳变，你还不如直接使用cutpath
第三、100M的时钟并不高，如果还存在setup不满足的情况，建议你检查一下代码，是不是有的地方写的不合适，如果是组合逻辑过多，中间加一拍。

btw：以上都是基于，你的时钟都是同源的。如果跨了时钟域，而又互相检测的话，约束就要加得更多了

只看该作者 · 2007-8-28 10:46

我想中间如果加了multicycle，虽然可以解决setup不够的问题，但是数据的传输从本来想一个时钟就传过去，变成了要多个时钟才能传过去的问题。

问高手个问题，关于clock setup

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谢谢