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用Verilog好呢，还是VHDL

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liu_huan|  楼主 | 2007-9-3 14:47 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式
verilog, VHDL, CPLD, PLD
以前在学校两个都学过，现在来这家公司，首次用CPLD开发， 不知道用哪个好，请教各位哪一种用的比较广泛一点

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沙发
小翠| | 2007-9-3 16:28 | 只看该作者

用Verilog好呢，还是VHDL

verilog 用得多一点，现在很多EDA软件公司都在推广集成verilog,vhdl, c/c++等很多语言优点于一身的systemverilog.

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板凳
wayner| | 2007-9-3 16:34 | 只看该作者

若学过C，我认为学Verilog好

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地板
qjy_dali| | 2007-9-3 23:21 | 只看该作者

管它呢，把一个用专就足够了

我用VHDL，后来也不想换来换去的，都是工具

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5楼
drentsi| | 2007-9-4 09:01 | 只看该作者

都可以

开发工具都这么先进了，实际应用区别不大。
个人觉得VHDL更规范些，US Navy 也用VHDL，向美军看齐不会吃亏的。

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6楼
风中De舞者| | 2007-9-7 10:16 | 只看该作者

VHDL

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7楼
qjy_dali| | 2007-9-7 16:48 | 只看该作者

赶紧把老板给你的任务搞定就行了

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8楼
hm1405| | 2007-9-13 14:38 | 只看该作者

1212

应该差不多吧！

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9楼
端木| | 2007-9-13 22:00 | 只看该作者

语言不是最重要的

你现在用的是什么CPLD，现在用FPGA还是比较多的。

用Verilog HDL可能会比较简单易懂，它和C语言类似，比较容易理解。只要你能够熟练运用Verilog HDL，那么你要看懂VHDL语言的程序也是很容易的。

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