用Verilog好呢，还是VHDL

发表于 2007-9-3 14:47

以前在学校两个都学过，现在来这家公司，首次用CPLD开发， 不知道用哪个好，请教各位哪一种用的比较广泛一点

发表于 2007-9-3 16:28

verilog 用得多一点，现在很多EDA软件公司都在推广集成verilog,vhdl, c/c++等很多语言优点于一身的systemverilog.

发表于 2007-9-3 16:34

发表于 2007-9-3 23:21

我用VHDL，后来也不想换来换去的，都是工具

发表于 2007-9-4 09:01

开发工具都这么先进了，实际应用区别不大。<br />个人觉得VHDL更规范些，US Navy 也用VHDL，向美军看齐不会吃亏的。

发表于 2007-9-7 10:16

发表于 2007-9-7 16:48

发表于 2007-9-13 14:38

应该差不多吧！

发表于 2007-9-13 22:00

你现在用的是什么CPLD，现在用FPGA还是比较多的。<br /><br />用Verilog HDL可能会比较简单易懂，它和C语言类似，比较容易理解。只要你能够熟练运用Verilog HDL，那么你要看懂VHDL语言的程序也是很容易的。

若学过C，我认为学Verilog好