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请问xilinx ISE9.1i设置管脚时，怎么一直不行？

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wayner|  楼主 | 2007-9-15 20:53 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式
XILINX, se, 管脚, pi, AC
用xilinx ISE9.1i写了一个很简单的verilog程序，并建了个项目。编译通过了，之后设置管脚可以。
可是下次再做其它实验，再建项目就设置不了管脚了，显示这样：
 pre-assign package pins：
Design units already exist in this project.
pre-assign package pins can be run only on an empty design。
请问该怎样可以重新安排管脚？
我已试过到其它目录下再建项目，不行；把器件改成其它的，也不行（由XC9572XL改成XPLA3等其它）

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谢谢winloop，我试试看

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5楼
wayner|  楼主 | 2007-9-20 15:18 | 只看该作者

谢谢winloop,确实可以了！

一个小问题，对一个初学者要花好长一段时间才能解决。
谢谢热心人

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6楼
winloop| | 2007-9-22 13:22 | 只看该作者

我就是在这个问题上耽误过好长时间

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