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测试您的VHDL设计技巧

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 楼主| liangzhitu 发表于 2007-9-19 16:44 | 显示全部楼层 |阅读模式
VHDL设计, hz, vhdl语言, 信号, 晶振
用VHDL语言编程设计，从20MHz的晶振中获得7Hz信号（要求误差在0.00000002秒内）。您需用多少时间才能设计出来？！
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风中De舞者 发表于 2007-9-19 17:17 | 显示全部楼层

这也要设计？

一个计数器而已
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lyghj 发表于 2007-9-23 23:28 | 显示全部楼层

整数分频精度不够

  
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风中De舞者 发表于 2007-9-24 08:02 | 显示全部楼层

20M分成7HZ 误差只是一个CLK周期/2

也就是1/40M   是0.000000025秒啊？稍微差了点  不知道你们有啥办法没？
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