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测试您的VHDL设计技巧

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liangzhitu|  楼主 | 2007-9-19 16:44 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式
VHDL设计, hz, vhdl语言, 信号, 晶振
用VHDL语言编程设计，从20MHz的晶振中获得7Hz信号（要求误差在0.00000002秒内）。您需用多少时间才能设计出来？！

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风中De舞者| | 2007-9-19 17:17 | 只看该作者

这也要设计？

一个计数器而已

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lyghj| | 2007-9-23 23:28 | 只看该作者

整数分频精度不够

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风中De舞者| | 2007-9-24 08:02 | 只看该作者

20M分成7HZ 误差只是一个CLK周期/2

也就是1/40M   是0.000000025秒啊？稍微差了点  不知道你们有啥办法没？

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