发新帖我要提问
返回列表
打印

测试您的VHDL设计技巧

[复制链接]
2032|3
手机看帖
扫描二维码
随时随地手机跟帖
跳转到指定楼层
楼主
liangzhitu|  楼主 | 2007-9-19 16:44 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式
VHDL设计, hz, vhdl语言, 信号, 晶振
用VHDL语言编程设计，从20MHz的晶振中获得7Hz信号（要求误差在0.00000002秒内）。您需用多少时间才能设计出来？！

使用特权

评论回复 赏

相关下载

相关帖子
沙发
风中De舞者| | 2007-9-19 17:17 | 只看该作者

这也要设计？

一个计数器而已

使用特权

评论回复 赏
板凳
lyghj| | 2007-9-23 23:28 | 只看该作者

整数分频精度不够

使用特权

评论回复 赏
地板
风中De舞者| | 2007-9-24 08:02 | 只看该作者

20M分成7HZ 误差只是一个CLK周期/2

也就是1/40M   是0.000000025秒啊？稍微差了点  不知道你们有啥办法没？

使用特权

评论回复 赏
返回列表
发新帖 我要提问
高级模式
B Color Image Link Quote Code 收费 Smilies
您需要登录后才可以回帖 登录 | 注册

本版积分规则

liangzhitu

6

主题

67

帖子

1

粉丝