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请教一下，节省宏单元的方法

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楼主
_horse|  楼主 | 2007-9-19 21:24 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式
编译, 芯片
我做了一个设计，用的是epm7128，但是编译的时候 提示宏单元不够使
需要159个宏单元，
我不打算换芯片
不知道是不是有别的方法可以 节省下宏单元
比如说，在设计时要注意哪些原则
请高手指点
先谢谢了

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沙发
风中De舞者| | 2007-9-20 08:02 | 只看该作者

省掉一些不必要的信号变量 尽量少用IF语句

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板凳
zhang123| | 2007-9-20 11:42 | 只看该作者

说说你要干什么 实现思路 别人好帮你

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地板
_horse|  楼主 | 2007-9-23 10:35 | 只看该作者

请指点 谢谢

我想在CPLD内部做一个32位的累加器，有什么好方法可以节省资源的呢，请指点。
我是用verilog编的程序，占用了7128的75个宏单元。有没有更好的方法可以节省到60个宏单元呢
有可能节省到60个宏单元吗？
请指点，谢谢！

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5楼
王紫豪| | 2007-9-23 22:08 | 只看该作者

位数减少吧，哈哈！对于cpld这等少宏单元的东西，我还是喜

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6楼
xwj| | 2007-9-23 22:12 | 只看该作者

得看你的应用和写法了，当要从159优化到60估计很难做到哦

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7楼
xwj| | 2007-9-23 22:15 | 只看该作者

LZ自己先找出哪里用的最多吧

然后针对性的优化

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8楼
_horse|  楼主 | 2007-9-25 10:53 | 只看该作者

谢谢大家

我找出问题所在了，我刚刚开始做设计，之前对cpld内部资源不是很了解，
现在明白了，其实能够占用多少资源是可预见的，这是第一点。比如说，如果你做三十二位锁存器的话，就至少用32个宏单元。
另外，我原先设计累加器，是同步复位，占用了75个宏单元，后来在人指点下，改成了异步复位，就一下子省到了62个宏单元，至于为什么会是这样子，我还没有弄清楚，还请大家多指点。

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9楼
_horse|  楼主 | 2007-9-25 10:55 | 只看该作者

补充

我试过用verilog编程和原理图输入两种方法，在电路不是很复杂的情况下，主要看你占用了多少个d触发器。我做的32位锁存器，两种方法都是占用32个宏单元。

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10楼
风中De舞者| | 2007-9-26 09:26 | 只看该作者

使用原理图的方法可以有效减少多余的资源 提高利用率

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11楼
peng61924| | 2013-1-16 16:15 | 只看该作者
我试了一下，好像计数器同步复位与异步复位用的宏单元一样的啊。。难道这个和具体的程序还有关吗？

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