请教一下，节省宏单元的方法

发表于 2007-9-19 21:24

我做了一个设计，用的是epm7128，但是编译的时候 提示宏单元不够使 需要159个宏单元， 我不打算换芯片 不知道是不是有别的方法可以 节省下宏单元 比如说，在设计时要注意哪些原则 请高手指点 先谢谢了

发表于 2007-9-20 08:02

发表于 2007-9-20 11:42

发表于 2007-9-23 10:35

我想在CPLD内部做一个32位的累加器，有什么好方法可以节省资源的呢，请指点。 我是用verilog编的程序，占用了7128的75个宏单元。有没有更好的方法可以节省到60个宏单元呢 有可能节省到60个宏单元吗？ 请指点，谢谢！

发表于 2007-9-23 22:08

发表于 2007-9-23 22:12

发表于 2007-9-23 22:15

然后针对性的优化

发表于 2007-9-25 10:53

我找出问题所在了，我刚刚开始做设计，之前对cpld内部资源不是很了解， 现在明白了，其实能够占用多少资源是可预见的，这是第一点。比如说，如果你做三十二位锁存器的话，就至少用32个宏单元。 另外，我原先设计累加器，是同步复位，占用了75个宏单元，后来在人指点下，改成了异步复位，就一下子省到了62个宏单元，至于为什么会是这样子，我还没有弄清楚，还请大家多指点。

发表于 2007-9-25 10:55

我试过用verilog编程和原理图输入两种方法，在电路不是很复杂的情况下，主要看你占用了多少个d触发器。我做的32位锁存器，两种方法都是占用32个宏单元。

发表于 2007-9-26 09:26

发表于 2013-1-16 16:15

我试了一下，好像计数器同步复位与异步复位用的宏单元一样的啊。。难道这个和具体的程序还有关吗？

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