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请verilog教编译中出现的一个普遍的warning

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楼主
imkakac|  楼主 | 2007-9-23 09:17 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式
verilog, 编译, warning, ck, ST
用quartus编译完出现warning：Warning: Reduced register "temp" with stuck clock port to stuck value GND
Warning: No clock transition on "temp" register due to stuck clock or clock enable 等一堆类似
请问是什么原因

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沙发
yimaoqian| | 2007-9-24 22:33 | 只看该作者

时钟信号不对

你把时钟端口置为低电平了吧

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板凳
wayner| | 2007-9-26 16:27 | 只看该作者

有时没出现ERROR，只警告照用

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