请verilog教编译中出现的一个普遍的warning

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 楼主| imkakac 发表于 2007-9-23 09:17 | 显示全部楼层 |阅读模式
用quartus编译完出现warning:Warning:&nbsp;Reduced&nbsp;register&nbsp;&quot;temp&quot;&nbsp;with&nbsp;stuck&nbsp;clock&nbsp;port&nbsp;to&nbsp;stuck&nbsp;value&nbsp;GND<br />Warning:&nbsp;No&nbsp;clock&nbsp;transition&nbsp;on&nbsp;&quot;temp&quot;&nbsp;register&nbsp;due&nbsp;to&nbsp;stuck&nbsp;clock&nbsp;or&nbsp;clock&nbsp;enable&nbsp;等一堆类似<br />请问是什么原因
yimaoqian 发表于 2007-9-24 22:33 | 显示全部楼层

时钟信号不对

你把时钟端口置为低电平了吧
wayner 发表于 2007-9-26 16:27 | 显示全部楼层

有时没出现ERROR,只警告照用

  
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