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刚玩verilog编程，写条最简单的程序，却出现错误

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21Embedded|  楼主 | 2007-9-26 09:12 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式
verilog, 编程, verilog编程, verilo
LOOK～～请教

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沙发
风中De舞者| | 2007-9-26 09:28 | 只看该作者

我晕 顶层实体没有定义

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板凳
21Embedded|  楼主 | 2007-9-26 09:56 | 只看该作者

我知道他的意思

但不知 何叫顶层实体？
一向玩FPGA 都是用 画图的方式
玩了玩verilog，还真不知步骤，请指教
我的步骤是。。建项目，，建verilog文件，编程，编译，，出错

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地板
风中De舞者| | 2007-9-26 11:20 | 只看该作者

顶层就是位于最高层的设计

你可能这个实验叫ABC  其中三个文件A，B，C  其中A和B是用语言写的然后生成的模块  C是原理图把A和B连起来  这样C就是顶层实体  一般顶层实体的名字要和工程的名字相同

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5楼
21Embedded|  楼主 | 2007-9-26 11:35 | 只看该作者

多谢风中De舞者

继续实验实验

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6楼
yuyuedl| | 2007-12-8 09:21 | 只看该作者

verilog文件名、项目名、模块名应该一致的呀

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7楼
cuizj| | 2007-12-8 20:17 | 只看该作者

顶

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8楼
qiya_s| | 2007-12-12 21:42 | 只看该作者

RE

顶层文件就是，你的 最上层模块，一般和你的工程名字一致。

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9楼
jumitoo| | 2007-12-14 12:44 | 只看该作者

名字的问题

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