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关于串入串出的问题

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楼主
52wm|  楼主 | 2007-9-27 10:43 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式
代码:
module shif (DATAin,clk,DATAout,EN);
        input        clk,DATAin,EN;
        output        DATAout;
        reg[7:0]        DATA;
        reg        DATAout,D;


always @ ( clk )
    begin
    if (( clk )&&( !EN ))
        D    <= DATAin;
        DATA    <= {D,DATA[7:1]};
        DATAout    <= DATA[0];
    end
endmodule

相关帖子

沙发
52wm|  楼主 | 2007-9-27 10:45 | 只看该作者

主要问题

主要问题是,数据刚从datain进去,就从dataout出来了

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板凳
52wm|  楼主 | 2007-9-27 10:46 | 只看该作者

7位寄存器好象没有作用啊

7位寄存器好象没有作用啊

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