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CPLD菜鸟请教这个原理图是什么意思？

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1982|10
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楼主
luyaker|  楼主 | 2013-8-2 15:05 | 只看该作者 |只看大图 回帖奖励 |倒序浏览 |阅读模式
CPLD, PLD, 原理图, AC
现在原理图设计的人已经不多了，唉，看不懂这是啥意思。。。

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沙发
luyaker|  楼主 | 2013-8-2 15:08 | 只看该作者
请问是不是两个三态门叠加在一起用的意思啊？
谢谢啊

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板凳
huangxz| | 2013-8-2 15:55 | 只看该作者
luyaker 发表于 2013-8-2 15:08
请问是不是两个三态门叠加在一起用的意思啊？
谢谢啊

是的，就这个意思，不过最好不要用原理图来设计了，用verilog吧。

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地板
luyaker|  楼主 | 2013-8-2 17:51 | 只看该作者
huangxz 发表于 2013-8-2 15:55
是的，就这个意思，不过最好不要用原理图来设计了，用verilog吧。

谢谢哈，其实以前我是用verilog的。但是现在我要搞懂公司其他人的板子。。。

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5楼
GoldSunMonkey| | 2013-8-2 21:32 | 只看该作者
就是一个两个三态门叠加
有点双向端口的意思

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6楼
子龙007| | 2013-8-4 09:08 | 只看该作者
就是个双向的buffer，SD是双向端口，写使能，数据从SD流向SD_IN，读使能，数据从SD_OUT流向SD。

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7楼
Backkom80| | 2013-8-5 08:07 | 只看该作者
;P

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8楼
luyaker|  楼主 | 2013-8-5 13:44 | 只看该作者
谢谢捧场！！！

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9楼
lzyzhh| | 2013-8-5 18:49 | 只看该作者
顶

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10楼
fanfanjwj| | 2013-8-6 09:38 | 只看该作者
两个en使能脚决定着SD口到底是in还是out

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11楼
廊桥拾梦| | 2013-8-6 11:11 | 只看该作者
SD[7..0]是三态 ，当SDRD_EN有效时表示读也就是SD[7..0]=SD_OUT[7..0];当SDWR_EN有效 SD_IN[7..0]=SD[7..0],否则就是高阻态了

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