这个问题困扰我一星期了，请大家指教

只看该作者 · 2007-10-29 09:52

我的一个设计，使用ISE7.2。一个时钟 Clk_Tx_Phy使用的是全局时钟。我用的XILINX SPARTN3的S3C400片，XST综合后时序报告如下
=========================================================================
TIMING REPORT

NOTE: THESE TIMING NUMBERS ARE ONLY A SYNTHESIS ESTIMATE.
      FOR ACCURATE TIMING INFORMATION PLEASE REFER TO THE TRACE REPORT
      GENERATED AFTER PLACE-and-ROUTE.

Clock Information:
------------------
-----------------------------------+------------------------+-------+
Clock Signal                       | Clock buffer(FF name)  | Load  |
-----------------------------------+------------------------+-------+
Clk_Tx_Phy                         | BUFGP                  | 444   |
Clk_spi                            | BUFGP                  | 181   |

在分配管脚的时候分配的是全局时钟脚77，但PLACE-and-ROUTE后有个警告：
WARNING:CLK Net:Clk_Tx_Phy_BUFGP
may have excessive skew because 1 NON-CLK pins
failed to route using a CLK template.
意思应该是77不是时钟脚，但芯片手册上是的啊。
请问怎么会出现这种情况？怎么解决？难道要在设计的时候插入macro之类的么？不知道有没有人遇到和我一样的问题

只看该作者 · 2007-10-29 10:17

**************************
Generating Clock Report
**************************

+---------------------+--------------+------+------+------------+-------------+
|        Clock Net    |   Resource   |Locked|Fanout|Net Skew(ns)|Max Delay(ns)|
+---------------------+--------------+------+------+------------+-------------+
|       Clk_spi_BUFGP |      BUFGMUX6| No   |  111 |  0.053     |  0.936      |
+---------------------+--------------+------+------+------------+-------------+
|    Clk_Tx_Phy_BUFGP |      BUFGMUX2| No   |  280 |  0.053     |  0.937      |
+---------------------+--------------+------+------+------------+-------------+
这是布局布线报告。两个时钟，为什么会出现全局时钟选择缓冲呢?
时钟约束又该怎么写才比较不易出错呢？

这个问题困扰我一星期了，请大家指教

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