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我的一个设计，使用ISE7.2。一个时钟 Clk_Tx_Phy使用的是全局时钟。我用的XILINX SPARTN3的S3C400片，XST综合后时序报告如下<br />=========================================================================<br />TIMING REPORT<br /><br />NOTE: THESE TIMING NUMBERS ARE ONLY A SYNTHESIS ESTIMATE.<br /> FOR ACCURATE TIMING INFORMATION PLEASE REFER TO THE TRACE REPORT<br /> GENERATED AFTER PLACE-and-ROUTE.<br /><br />Clock Information:<br />------------------<br />-----------------------------------+------------------------+-------+<br />Clock Signal | Clock buffer(FF name) | Load |<br />-----------------------------------+------------------------+-------+<br />Clk_Tx_Phy | BUFGP | 444 |<br />Clk_spi | BUFGP | 181 |<br /><br />在分配管脚的时候分配的是全局时钟脚77，但PLACE-and-ROUTE后有个警告：<br />WARNING:CLK Net:Clk_Tx_Phy_BUFGP<br />may have excessive skew because 1 NON-CLK pins<br />failed to route using a CLK template.<br />意思应该是77不是时钟脚，但芯片手册上是的啊。<br />请问怎么会出现这种情况？怎么解决？ 难道要在设计的时候插入macro之类的么？不知道有没有人遇到和我一样的问题<br /> |
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