跪求！VHDL中符号=>是什么意思？

只看该作者 · 2007-11-3 15:37

各位大侠，我真在学VHDL，请问符号=>是什么意思？书上都没写！急呀！

只看该作者 · 2007-11-5 15:05

library ieee;
use ieee.std_logic_1164.all;
--*************************--
ENTITY gat IS
  generic(l_time:time; s_time:time);
PORT(
b1,b2,b3 : inout    bit);--? inout与buffer的区别
END gat ;
--************************************
ARCHITECTURE func OF gat  IS
BEGIN
   signal a1: bit;
begin
  blk1:block
   generic(gb1,gb2:time);
   generic map(gb1=>l_time,gb2=>s_time);--？什么意思
   PORT (gb1:in bit;gb2:inout bit);--?什么意思
   PORT map(gb1=>b1, gb2=>a1);--？什么意思
   constant delay:time:=1 ms;
   signal s1:bit;--？信号可以在这里定义。。。
   begin
    s1<=gb1 after delay;
    gb2<=s1 after gb1,b1 after gb2;--？这种after到底是等多久
  end block blk1;
end func;