两个难题！

只看该作者 · 2007-11-3 23:10

小弟请教高手用verilog语言实现两个模块：
1 占空比，对输入信号进行可以可控调节的占空比调节，但是要求不改变信号的频率

2延时，我自己用移位寄存器实现了一个延时可调的，但是我用的时钟是10个纳秒，延时步长是20个纳秒，不知道那样精确度能不能保证？如过用D触发器级联实现延时是不是更精确？

只看该作者 · 2007-11-3 23:24

补充两点说明顺便定一哈
1个问题，就是说对输入信号可以实现任意占空比可调，但是不采用将高频信号分后那样的方法，期望的是输出的信号和原来输入信号频率一样，可以在FPGA里面实现的
2个问题，我的时钟周期最短是10ns，但是我延时的步长是20nm，如果用移位寄存器，延时如果是比较多的周期会不会出现问题！

跪求高人指点啊！

只看该作者 · 2007-11-4 10:13

还在期待啊，怎么没有给于回答啊

只看该作者 · 2007-11-4 20:11

急着等啊，出现个达人啊

只看该作者 · 2007-11-5 16:59

继续顶，不要沉下去

只看该作者 · 2007-11-7 20:38

阅读的人不少，就是没人回答

只看该作者 · 2007-11-8 13:25

我见过最厉害的是这样描述的：

冰天雪地**后滚翻720度跪求...... 。。

高难度动作

帮你顶顶

1万 · 2007-11-9 09:43

1个问题，就是说对输入信号可以实现任意占空比可调，但是不采用将高频信号分后那样的方法，期望的是输出的信号和原来输入信号频率一样，可以在FPGA里面实现的
2个问题，我的时钟周期最短是10ns，但是我延时的步长是20nm，如果用移位寄存器，延时如果是比较多的周期会不会出现问题！

这两个问题用 verilog语言很好实现的

只看该作者 · 2007-12-8 00:03

第一个问题如果直接实现确实有点困难首先一个问题是如果不采用计数器的话采用门级延迟很烦琐如果采用计数器的话时钟要求很高虽然有可能出现边沿对不整齐的现象但是相对好实现

只看该作者 · 2007-12-8 09:23

两个难题！

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继续说明！

等待高人出现

怎还是没有人回答啊

等啊等啊~~

阅读的人不少，就是没人回答

学习东西太难了，都要跪求了，呵呵

～～～～

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第一个很难办，不用锁相环倍频或者高频时钟同步的话，我

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