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Cadence公司和北京集成电路设计园将共同举办Cadence Encounter 7.1 最新技术研讨会。 最新发布的Cadence Encounter 数字IC设计平台7.1版在Encounter 6.2版的基础上增加了许多业内领先的功能特性,包括默认支持基于Common Power Format (CPF)格式的低功耗设计流程、多线程布局技术、面向45纳米的布线规则支持、增强的SI修正技术、分布式MMMC 时序和SI分析、路径组优化支持以及更友好的用户界面等。<br /> 此外，最新版本的Encounter平台提供了最新的可制造性设计(DFM）支持、成品率优化、面向光刻的布线、使用新总线布线能力的混合信号设计。新版Encounter 7.1将把您从复杂设计的困扰中解放出来，专注于您的核心竞争力——设计创新之中。<br /> <br /><br />主讲人： Frank Leu, Cadence Encounter数字IC研发部门副总裁<br /><br />日程安排：<br />13:00-13:30 – 会议签到<br />13:30-16:00 – 演讲：Encounter 7.1 最新技术<br /> * Floorplan (Timing Aware MasterPlan, MasterPlan constraints, Rows Outside Core)<br /> * Placement (Multi-Threading Placement, Hierarchy Aware Spare Cell Placement)<br /> * Timing Optimization (Path Group Support, MMMC Run Time Improvement)<br /> * CTS (Timing Driven CTS, Top Level H-Tree, Clock Tree Debug Enhancements)<br /> * Routing (45nm Rule Support, QOR Improvement, Double-cut Via Enhancement)<br /> * Post Route to GDS (SI Fixing Improvements, Concurrent MMMC SI Fixing)<br /> * Analysis (NPPR, Thermal Analysis, Substrate Noise, Statistic Opt/Leakage)<br /> * Hierarchical Solutions (CDTV Flow, Hierarchical CPF, Routing Push-down)<br /> * Low Power (Hier CPF, Always-on Buffer, PSO Enhancements, Timing Driven De-cap)<br /> * Yield (Litho Aware Flow, CMP Aware Flow, Tighter CCO Integration)<br /> * Ease-of-Use and GUI (GUI, Log File Viewer, Common Mode Parser, dbGet)<br /> * Misc (Encounter Parallel Processing, MMMC Flow Capabilities, Mixed Signals) <br />16:00-16:30 – 答疑<br />16:30 会议结束<br /><br />面向对象： 正在进行数字IC设计工程师及工程管理人员<br />时 间： 2007年11月16日 星期五（13:30-16:30）<br />地 点： 北京集成电路设计园406&407会议室<br />地 址： 北京市海淀区知春路27号，量子芯座4层406—407会议室<br /><br /><br />在线注册<br />http://www.cadence.com/events/cn/china_registration/index.aspx?event_id=11<br /><br />名额有限，额满即止，参会工程师将有机会获得精美小礼品！ <br />快来注册参加吧！！！<br /> 相关链接:<a href='http://www.cadence.com/events/cn/china_registration/index.aspx?event_id=11'>http://www.cadence.com/events/cn/china_registration/index.aspx?event_id=11</a> |
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