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CPLD 的正交信号解码

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jiaxinhui|  楼主 | 2007-11-14 17:35 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式
下图的波形,是传感器输出的正交信号,在正转时A超前B 90º,在反转时A滞后B 90º,我现在想用CPLD 做解码,目前用的是Verilog 语言,目前写了一段程序,编译有问题,想请教有做过的朋友给点建议
https://bbs.21ic.com/upfiles/img/200711/20071114173319498.jpg
module DFF1(int0,int1,c,d);
input  c,d;
output int0,int1;
reg int0,int1;
initial  begin int1=0;end 
always @( posedge c )
begin
if(d) int0=0;
else  int0=1;     
end
always @( negedge c )
begin
if(d) int0=0;
else  int0=0;     
end
always @( posedge d )
begin
if(c) int1=0;
else  int1=1;     
end
always @( negedge d )
begin
if(c) int1=0;
else  int1=0;     
end
endmodule

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来自 2楼
xjg1111| | 2007-11-16 18:45 | 只看该作者

re

错误的提示的意思是:reg 类弄的寄存器,不能在多个块中被赋值,仅能在一个模块中赋值。
你的语法是错误的。

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板凳
MicroMMU| | 2007-11-15 02:03 | 只看该作者

这是我的框图,你可参考下。

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地板
jiaxinhui|  楼主 | 2007-11-15 08:45 | 只看该作者

编译的错误信息是;

编译的错误信息是;

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5
jiaxinhui|  楼主 | 2007-11-16 16:42 | 只看该作者

以前是用CD系列逻辑芯片做的,

以前是用CD系列逻辑芯片做的,现在想用CPLD实现,但我不想外加时钟,只有A,B两相输入,然后两路输出,,,,那位前辈,有好的方法啊

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6
MicroMMU| | 2007-11-17 11:41 | 只看该作者

没时钟怎么实现4倍频

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7
jzt369| | 2007-11-19 19:55 | 只看该作者

!

编码器输出也是这样的信号关系,要时钟参与的

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