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fpga map仿真无问题 route仿真有问题 怎么回事?

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fenglema|  楼主 | 2013-8-6 11:03 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式
沙发
fenglema|  楼主 | 2013-8-6 11:07 | 只看该作者
详细说明一下,这个模块是师弟写的一个16路延时抽取加串并模块,主要是串并。。。移位寄存器做的,我比较反感16个移位寄存器各种移位,错误可能就在这。测试系统的时候偶尔有错误,查来查去最后查到这个串并上来了。。。据说,可以给寄存器加时序约束,不知道加在这里可行不?
map正确,route后的仿真出错了。。。。I路的16路信号没问题,Q路的16路信号中有“XX”,而且还是个别bit位有“X”。。。。。
有意思了哈,高手速来探讨!!!

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