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楼主
不爱说话|  楼主 | 2007-12-16 20:31 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式
CPLD, PLD, 引脚, I/O, xc9572
大家好，我现在在设计的系统中用到了CPLD是Xilinx的XC9572，CPLD主要用做I/O口扩展，我的VHDL语言水平很菜，只会完成一般的逻辑转换。
我想问问，实现让CPLD的一个输出引脚的逻辑等于一个输入引脚该怎么表达。
我试着在一个进程里这样写： a <= b;  但是仿真波形显示只在输入信号的第一个上升沿a=b，然后a就一直等于1了。这个问题已经困扰我好几天了，求知道的人指点！

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沙发
zhang123| | 2007-12-16 21:46 | 只看该作者

支持

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板凳
不爱说话|  楼主 | 2007-12-16 22:36 | 只看该作者

急啊，谁能在线指点一下

应该是很简单的事，如果我精通VHDL的话

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地板
xjg1111| | 2007-12-17 10:25 | 只看该作者

基础的东西，多看看书。

多时行仿真。再配合实物，应该进步很快。

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5楼
xyuding| | 2007-12-18 13:02 | 只看该作者

是不是敏感量里没加全

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