刚刚接触verilog，一段代码仿真错误

只看该作者 · 2007-12-20 22:41

检测两个输入信号的上升沿，控制输出为高或者为低
module test(OpenA,CloseA,A_Output);
    input OpenA,CloseA;
    output A_Output;
    reg A_Output;

    always
        @(posedge OpenA or posedge CloseA) begin
            A_Output = 0;
       if(OpenA)      A_Output = 1;
       else if(CloseA)     A_Output = 0;
    end
endmodule

但仿真的结果跟预想的不同，请哪位高手帮我看下程序有什么问题。多谢！

2万 · 2007-12-23 11:36

比如软件要先初始化成0，再根据情况赋值
而硬件要直接给定赋值状况
你看下面的代码是不是跟你的意图是一致的

    always @(posedge OpenA or posedge CloseA)
    begin
           A_Output = OpenA;
    end

只看该作者 · 2007-12-27 21:42

初始赋值用
initial A_Output = 0;

不知能否达到初始话。时序仿真，用非阻塞赋值更好

只看该作者 · 2008-1-2 10:34

只看该作者 · 2008-1-2 10:36

只看该作者 · 2008-1-27 20:46

是不是这样：
module test(OpenA,CloseA,A_Output);
    input OpenA,CloseA;
    output A_Output;
   reg A_Output;

   always
        @(posedge OpenA or posedge CloseA)
           begin
                  if(OpenA)      A_Output = 1;
             else if(CloseA)     A_Output = 0;
           end

endmodule

4万 · 2008-1-28 09:57

前面有 A_Output = 0;
后面有 if(OpenA) A_Output = 1;

A_Output到底是0还是1？

只看该作者 · 2008-1-28 20:23

只看该作者 · 2008-1-28 20:28

根据楼主所给的条件，做出的电路根本就是没有办法工作的

暂且不说电路不能工作的问题。
楼主说结果根预想不一样，那是一定的
试想如果在OpenA为1时来了一个CloseA的上升沿，这些输出应该变为0，可是楼主那样写，又如何变为0

刚刚接触verilog，一段代码仿真错误

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楼住的意思

有冲突，如果 posedge OpenA 有效

4楼的,datain明明是四位的，你干什么只写三位啊

再说楼主的问题

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