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请教提高FPGA的速度

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楼主
忘情天书|  楼主 | 2008-1-3 21:18 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式
FPGA, 编译, cyclone, speed, verilog
我现在用cyclone搞了个小模块,原打算速度跑到100M.现在的问题是有时候编译没问题,但是有时候只能到98M.我只知道从优化逻辑和一些编译选项上入手:
比如:我把一个过程块(就是verilog的always块)两条语句掉换一下位置,速度就上去了,但是逻辑关系又错了.还有我根据手册把一些编译选项(speed优先等)选上,但是效果不明显.
请教大家的好方法!

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沙发
wode_21ic| | 2008-1-4 10:37 | 只看该作者

增加流水线

2楼说的有道理！

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板凳
忘情天书|  楼主 | 2008-1-5 20:31 | 只看该作者

谢谢两位.我已经把流水线深度增加到最大

不过我的问题是程序的问题,我后来把程序结构变了,改成one-hot状态机来实现逻辑,结果轻松跑111M以上

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地板
xjg1111| | 2008-1-6 13:01 | 只看该作者

天书也搞起这个来了？

扔了三年多了，全忘了。哈哈，
软件综合的时候，有些布线的约束设一下，可能会提高速度。比较麻烦。

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5楼
soso| | 2008-1-14 15:33 | 只看该作者

楼上说的有理

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6楼
harlemjia| | 2008-1-19 18:54 | 只看该作者

还是看你的程序，CYCLONE200M没问题

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