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这样的时钟怎么产生？

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wyr23|  楼主 | 2013-8-7 20:45 | 只看该作者 |只看大图 回帖奖励 |倒序浏览 |阅读模式
时钟, LVDS, hz, AC, FPGA
本帖最后由 wyr23 于 2013-8-7 21:17 编辑

实际需要使用的clk_in为5MHz
LVDS_clk为50MHz，他们的之间的相位关系见附件图（附件图是12倍关系，实际使用是10倍关系）；
不管clk_in ，LVDS_clk 为多少，对他们的 要求为两个：
1） LVDS_clk  为clk_in的10倍；
2）LVDS_clk  ，clk_in 时钟上升沿偏移量不超过1ns；
请教高手，这两个时钟怎么生成，很烦恼？用FPGA的话，担心时钟质量不好

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沙发
dirtwillfly| | 2013-8-7 21:02 | 只看该作者
图上是12倍的关系，楼主实测怎么是10倍？

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板凳
wyr23|  楼主 | 2013-8-7 21:05 | 只看该作者
图上只是示例，是应用时需要clk_in和LVDS_in之间时钟偏移不超过1ns

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地板
wyr23|  楼主 | 2013-8-8 21:03 | 只看该作者
高手来指点指点吧

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