请教在verilog中两个敏感信号的检测

只看该作者 · 2008-1-13 13:20

    刚学CPLD编程，问的幼稚敬请原谅:)
    问题如下：
    在一个时序逻辑电路中，我要用到两个敏感信号，一个要监测时钟信号CLK，要在CLK信号的上升沿锁存数据，该时钟信号频率为8M左右；另一个是HREF信号，要检测该信号的上升沿，该信号的上升沿表明器件可以输出数据。1、在用verilog编程时，我可以这样写吗？
always @(posedge CLK)
    always@(posedege HREF)
    .....
2、我在网上查到有一种方法是可以先保存HREF现在时刻的状态，根据下一时刻的状态来判断HREF的上升沿，但不知怎么实现，请大家指点下，谢谢！

4万 · 2008-1-13 13:53

试试这样：

always @(posedege HREF)
   fHREF＝1；        // fHREF做标志

always @(posedge CLK)
   begin
   ……
   if(HREF)
      begin
      ……
      fHREF＝0；
      end
   end