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Verilog HDL和VHDL的比较

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awey|  楼主 | 2008-1-18 21:59 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式
Verilog HDL和VHDL的比较
    
这两种语言都是用于数字电子系统设计的硬件描述语言,而且都已经是 IEEE 的标准。 VHDL 1987 年成为标准,而 Verilog 是 1995 年才成为标准的。这个是因为 VHDL 是美国军方组织开发的,而 Verilog 是一个公司的私有财产转化而来的。为什么 Verilog 能成为 IEEE 标准呢?它一定有其优越性才行,所以说 Verilog 有更强的生命力。 
这两者有其共同的特点: 
1. 能形式化地抽象表示电路的行为和结构; 
2. 支持逻辑设计中层次与范围地描述; 
3. 可借用高级语言地精巧结构来简化电路行为和结构;具有电路仿真与验证机制以保证设计的正确性; 
4. 支持电路描述由高层到低层的综合转换; 
5. 硬件描述和实现工艺无关; 
6. 便于文档管理; 
7. 易于理解和设计重用 
但是两者也各有特点。 Verilog HDL 推出已经有 20 年了,拥有广泛的设计群体,成熟的资源也比 VHDL 丰富。 Verilog 更大的一个优势是:它非常容易掌握,只要有 C 语言的编程基础,通过比较短的时间,经过一些实际的操作,可以在 2 ~ 3 个月内掌握这种设计技术。而 VHDL 设计相对要难一点,这个是因为 VHDL 不是很直观,需要有 Ada 编程基础,一般认为至少要半年以上的专业培训才能掌握。 
目前版本的 Verilog HDL 和 VHDL 在行为级抽象建模的覆盖面范围方面有所不同。一般认为 Verilog 在系统级抽象方面要比 VHDL 略差一些,而在门级开关电路描述方面要强的多。 
近 10 年来, EDA 界一直在对数字逻辑设计中究竟用哪一种硬件描述语言争论不休,目前在美国,高层次数字系统设计领域中,应用 Verilog 和 VHDL 的比率是 80 %和 20 %;日本和台湾和美国差不多;而在欧洲 VHDL 发展的比较好。在中国很多集成电路设计公司都采用 Verilog ,但 VHDL 也有一定的市场。 

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沙发
alice84| | 2008-1-18 22:02 | 只看该作者

早看过了~~~~~~~~~

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alice84| | 2008-1-22 14:20 | 只看该作者

没人在学VHDL????

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drentsi| | 2008-1-22 15:54 | 只看该作者

我们都用VHDL,语法严谨些,当然也用Verilog

 

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hover99| | 2008-1-23 14:56 | 只看该作者

和个人习惯有关

对VHDL不了解,不过01版的verilog比95版的要方便不少,verilog是不断进步的。
其实可综合的verilog的语法是极其严格的,所以所谓VHDL比verilog的语法严谨没有什么意义。
当然更严谨的是公司的内部的代码规范,已经超过语言本身了。
至于系统级建模,那是systemc或者c的任务,VHDL的优点很尴尬。
对于designer来讲,如何降低书写工作量是最关心的问题。

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6
windymeng| | 2008-1-23 18:02 | 只看该作者

Verilog HDL和VHDL的比较

不过我感觉还是VHDL语言使用起来比较的方便````那什么Verilog HDL语言我还没用过````有机会再试试

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