发新帖我要提问
返回列表
打印

时序仿真和下载运行结果不符？

[复制链接]
1964|1
手机看帖
扫描二维码
随时随地手机跟帖
跳转到指定楼层
楼主
tonylzez|  楼主 | 2008-2-3 21:17 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式
仿真, 时序, TE, verilo, 计数器
小弟最近遇到了一个奇怪的问题：在altera epm7128上用verilog写了个11位的计数器，时序仿真都过了，综合的时候我加的的约束是20M，实际运行10MHz，但是下载到该CPLD里去的时候检测输出结果，发现每次计数到一个固定值（00001001111，下一个值变为00001101000，在这个地方并不是累加1的。想问一下，有没有时序仿真和实际运行不符的情况，我的这个设计运行频率不高，这种可能性应该是比较低吧。注：综合后资源占用量30%左右，应该够用

使用特权

评论回复 赏

相关下载

相关帖子
沙发
chanh| | 2008-2-21 14:08 | 只看该作者

时序仿真涉及的东西比较多，要仔细做

使用特权

评论回复 赏
返回列表
发新帖 我要提问
高级模式
B Color Image Link Quote Code 收费 Smilies
您需要登录后才可以回帖 登录 | 注册

本版积分规则

tonylzez

17

主题

70

帖子

1

粉丝