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verilog 语言 不同数制间的转换?

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 楼主| atao涛 发表于 2008-2-27 22:38 | 显示全部楼层 |阅读模式
verilog, 函数, HDL, hd, integer
请教:<br />&nbsp;&nbsp;&nbsp;&nbsp;在&nbsp;VHDL&nbsp;语言中&nbsp;&nbsp;有&nbsp;像&nbsp;conv_integer&nbsp;&nbsp;等&nbsp;&nbsp;不同数制间转换的函数....&nbsp;&nbsp;请问&nbsp;在&nbsp;VERILOG&nbsp;中&nbsp;函数是什么啊??
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pearcaoer 发表于 2008-3-14 17:09 | 显示全部楼层

verilog不需要转化

直接使用就可以了<br />inteter&nbsp;a;<br />wire&nbsp;[7:0]&nbsp;b;<br /><br />可以assign&nbsp;a=b;<br />也可以&nbsp;assign&nbsp;b=a;
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songchao01 发表于 2008-3-26 09:37 | 显示全部楼层

问一下楼上的

整型变量有什么作用呢？它是可综合类型的么？<br />学到现在也没用过integer&nbsp;...
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wwwwggggqqqq 发表于 2008-4-16 16:18 | 显示全部楼层

integer不会被综合成硬件,会被优化掉的

altera的quartusII支持有符号数据类型的,例如:<br />signed&nbsp;reg&nbsp;testreg;
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