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verilog 语言 不同数制间的转换?

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楼主
atao涛|  楼主 | 2008-2-27 22:38 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式
verilog, 函数, HDL, hd, integer
请教:
    在 VHDL 语言中  有 像 conv_integer  等  不同数制间转换的函数....  请问 在 VERILOG 中 函数是什么啊??

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沙发
pearcaoer| | 2008-3-14 17:09 | 只看该作者

verilog不需要转化

直接使用就可以了
inteter a;
wire [7:0] b;

可以assign a=b;
也可以 assign b=a;

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板凳
songchao01| | 2008-3-26 09:37 | 只看该作者

问一下楼上的

整型变量有什么作用呢？它是可综合类型的么？
学到现在也没用过integer ...

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地板
wwwwggggqqqq| | 2008-4-16 16:18 | 只看该作者

integer不会被综合成硬件,会被优化掉的

altera的quartusII支持有符号数据类型的,例如:
signed reg testreg;

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