高速数据采集，想用CPLD控制

发表于 2008-4-19 21:05

高速数据采集准备用CPLD控制双口RAM的一端先接收数据，然后再用CPLD作为接口在另一端通过单片机将数据读出。 由于数据采集端的速度远高于单片机的总线的速度，想用CPLD来控制这部分的时序和地址，但是我以前只用CPLD做过简单的逻辑转换，时序的没做过。看双口RAM的DATASHEET对时序要求还是很多的，我不知道如何才能满足那些要求，靠延时可以吗？现在思路有些乱，还望高人指点迷津！

发表于 2008-4-20 12:09

如果不是很大的话建议用FPGA来代替前两者，这样设计的可靠性要好，成本可能也不会高，

发表于 2008-4-20 12:54

FPGA想用，不过我们现在还不熟练，单片机最熟悉。 想用CPLD实现状态机来存取数据到双口RAM，单片机从另一端再慢慢读取。

发表于 2008-4-21 16:41

发表于 2008-4-21 20:15

将来希望提高到80MHz 

发表于 2008-4-22 09:36

软件看看状态机，硬件就不知道注意啥了

发表于 2008-4-24 21:59

二楼的兄弟说的对，你可以考虑用FPGA实现所有的功能，但是ADC控制器还是得写，关于CPLD/FPGA的外设的控制时序有许多例子，但不一定是以ADC为例，控制时序一般都是用状态机实现的，不能简单的用延时实现，编写ADC的控制时序时要参考具体选用的adc的datasheet。

发表于 2008-4-24 23:03

在网上搜搜 控制TC-5510(好像是40MSPS的)相关资料 有用FPGA、CPLD实现的源代码

高速数据采集，想用CPLD控制

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