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输入信号在时钟触发沿变化

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 楼主| 52wm 发表于 2008-4-28 14:28 | 显示全部楼层 |阅读模式
信号, 时钟, 触发, CPLD, PLD
初学CPLD<br />我在做波形仿真时,出现一个奇怪的现象<br />输入信号在时钟触发沿变化时,就出现了<br />不口可预料的结果.<br />请问如何防止了?
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drentsi 发表于 2008-4-29 13:09 | 显示全部楼层

顶2楼的2个D触发器

至于为什么不用1个D触发器而要用2个D触发器，没实践过的肯定不知道
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and 发表于 2008-5-1 00:29 | 显示全部楼层

亚稳态

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