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求用verilog写一个通用的UART的源代码

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楼主
8637577|  楼主 | 2008-5-1 13:10 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式
UART, verilog, 源代码, 输入输出
要求波特率可以设置。输入输出数据口为8位，分别带接收和发送中断指示。急急.

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沙发
hotpower| | 2008-5-1 13:16 | 只看该作者

网上很多,不知能否实用


相关链接:http://www.google.cn/search?hl=zh-CN&q=%E5%BC%82%E6%AD%A5%E9%80%9A%E4%BF%A1%E4%B8%B2%E8%A1%8C%E5%8F%A3%E8%AE%BE%E8%AE%A1%E5%AE%9E%E4%BE%8B&btnG=Google+%E6%90%9C%E7%B4%A2&meta=&aq=f

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板凳
8637577|  楼主 | 2008-5-1 13:24 | 只看该作者

可以按照上面弄一个出来吗

先谢谢楼上

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地板
hotpower| | 2008-5-1 23:17 | 只看该作者

没做过verilog的UART代码~~~不过应该不难~~~

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5楼
hotpower| | 2008-5-3 19:57 | 只看该作者

异步FIFO结构


相关链接:http://www.baisi.net/thread-353149-1-1.html

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