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怎么把CPLD的输入悬空时置高（输入接上拉电阻）

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larmstrong|  楼主 | 2008-5-21 09:33 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式
CPLD, 上拉电阻, ce, ST, TE
各位大虾：

    怎么把CPLD的输入悬空时置高，也就是输入接上拉电阻。又不想更改电路，我用的是Verilog语言。

书上只有这些话：
pullup pulldown
这类门设备没有输入只有输出。上拉电阻将输出置为1。下拉电阻将输出置为0。
门实例语句形式如下：
pull_gate [instance_name] (output);
门实例的端口表只包含1个输出。
例如：pullup PUP (pwr);
此上拉电阻实例名为PUP，输出pwr置为高电平1。 

我不知道怎么做，请大虾们指导，在此先谢过啦！

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沙发
wswh2o| | 2008-5-26 13:23 | 只看该作者

使能弱上拉电阻

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