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各位大虾：<br /><br /> 怎么把CPLD的输入悬空时置高，也就是输入接上拉电阻。又不想更改电路，我用的是Verilog语言。<br /><br />书上只有这些话：<br />pullup pulldown<br />这类门设备没有输入只有输出。上拉电阻将输出置为1。下拉电阻将输出置为0。<br />门实例语句形式如下：<br />pull_gate [instance_name] (output);<br />门实例的端口表只包含1个输出。<br />例如：pullup PUP (pwr);<br />此上拉电阻实例名为PUP，输出pwr置为高电平1。 <br /><br />我不知道怎么做，请大虾们指导，在此先谢过啦！ |
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