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vhdl时钟上升沿与下降沿都促发利用怎么编写??

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忧郁王子|  楼主 | 2008-6-10 20:12 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式
HDL, VHDL, 时钟, 编写, hd

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python_k| | 2008-6-11 05:28 | 只看该作者

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板凳
忧郁王子|  楼主 | 2008-6-11 08:52 | 只看该作者

上面的

但是在同一个进程里不能同时使用上升下降沿啊???

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地板
drentsi| | 2008-6-11 09:19 | 只看该作者

使用FDDRRSE模块就可以在两个边沿锁存了

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5楼
忧郁王子|  楼主 | 2008-6-12 12:39 | 只看该作者

我是菜鸟,可否具体给个简单的例子!!

谢谢

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6楼
tonylzez| | 2008-6-12 21:27 | 只看该作者

这个问题主要就看能不能综合了

写段描述上升沿和下降沿都触发的VHDL代码很简单，但大部分的FPGA不会支持综合出双沿触发器的，因为它们内部根本就没有这种资源。

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7楼
忧郁王子|  楼主 | 2008-6-12 21:57 | 只看该作者

恩,是的,所以我在想有没有这个办法的

恩,是的,我一般写写不能被综合的
所以我在想有没有这个办法的
谢谢赐教^o^

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8楼
drentsi| | 2008-6-13 13:29 | 只看该作者

VHDL中所谓的在event中赋值就是给D触发器赋值

目前的编译软件都不综合在两种边沿触发，如果你非要在两个边沿锁存
就用FDDRRSE并使用两相时钟驱动，目前DDR,DDR2等等都是这样处理的.
具体信息在google上搜索FDDRRSE

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9楼
wwq100| | 2008-6-18 20:56 | 只看该作者

支持8楼

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10楼
paopaoduo| | 2014-8-20 16:09 | 只看该作者
我也是新手写了一个程序仿真成功了，不知道实际能不能实现。
    process(clock1,reset)
    begin
        if (reset='1') then
            output <= x"00" ;
        elsif rising_edge(clock1) then
                output <= input ;
        else
            if falling_edge(clock1) then
                output <= not input ;
            end if;
        end if;
    end process;

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