VerilogHDL语法疑问

只看该作者 · 2008-6-22 20:25

always @(posedge clk or negedge rst)
begin

if(!rst)
clk_div<=0;
else
clk_div<=clk_div+1;
end

可在电路上rst是接在VCC上的,按道理else是永远不会执行的？？
我想知道为什么这么写啊？？求高手帮我解释一下，非常感谢

只看该作者 · 2008-6-23 10:26

低电平复位,rst肯定接有按键

只看该作者 · 2008-6-24 11:14

是接按键了那在不按按键的时候着段程序就是不工作了是吧?

可是如果我去掉着
if(!rst)
clk_div<=0;
段程序后,变成
always @(posedge clk or negedge rst)
begin
clk_div<=clk_div+1;
end
程序再运行就和以前不一样啦,着是为什么??