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楼主
atao涛|  楼主 | 2008-9-8 23:11 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式
HDL, VHDL, hd, logic, VECTOR
  请教:
          VERILOG  : 有 ~ (按位取反)和 !(逻辑非)
          VHDL  : 只有一个  NOT 
那么 在VHDL中,,,怎么区分 按位取反 和 逻辑非  (对于 STD_LOGIC_VECTOR 型) ???
谢谢
           

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沙发
ychuijie| | 2008-9-9 22:22 | 只看该作者

一个就够了

对于一位信息 not 就是逻辑非。
对于多位信息，not就是按位取反。

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板凳
atao涛|  楼主 | 2008-9-10 15:24 | 只看该作者

VHDL 对于多位信息,逻辑非怎么表示?

VHDL 对于多位信息,逻辑非怎么表示?

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