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标题: 请教FPGA与CPLD [打印本页]

作者: 龙在西安 时间: 2008-10-27 11:40
标题: 请教FPGA与CPLD
很多FPGA采用流水线的形式，但CPLD却比较少采用流水线，请问是什么原因？是因为FPGA主频高，而CPLD主频低吗？

作者: hotyong 时间: 2008-10-27 11:43
标题: FPGA也有流水线的呀?学习了

作者: wangkj 时间: 2008-10-27 13:21
标题: FPGA没有流水线

作者: armecos 时间: 2008-10-28 07:48
标题: 好象是CPLD里的触发器资源比较少,
适合于组合逻辑，设计时序逻辑最好选择触发器资源丰富的FPGA。 CPLD和FPGA都可以设计流水线啦，关键是CPLD资源可能很快就耗光了，综合不了。 更多内容，详见： 《培训系列“丛书”》 www.armecos.com ----------------------------------- More details, see: 《"Series Books" of Training》 www.armecos.com

作者: guo9322 时间: 2008-10-30 15:18
标题: 关键的问题还是fpga触发器资源丰富
触发器多

作者: g19860529 时间: 2008-11-2 16:45
标题: 为了满足系统要求的时间延迟
当两个触发器之间的组合逻辑比较多的时候就会产生很大的延迟，用流水线的方式可以使降低次延迟。我也是刚学的，似乎是这样的。CPLD应该没有

作者: dragon_hn 时间: 2008-11-3 14:49
标题: 流水线是程序问题吧?
FPGA资源跟CPLD不是一个数量级的. CPLD里面的触发器太少了,适宜于电路需求简单的场合.

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