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请教FPGA与CPLD

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 楼主| 龙在西安 发表于 2008-10-27 11:40 | 显示全部楼层 |阅读模式
CPLD, FPGA, PGA, PLD
很多FPGA采用流水线的形式，但CPLD却比较少采用流水线，请问是什么原因？是因为FPGA主频高，而CPLD主频低吗？
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hotyong 发表于 2008-10-27 11:43 | 显示全部楼层

FPGA也有流水线的呀?学习了

  
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wangkj 发表于 2008-10-27 13:21 | 显示全部楼层

FPGA没有流水线

  
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armecos 发表于 2008-10-28 07:48 | 显示全部楼层

好象是CPLD里的触发器资源比较少,

适合于组合逻辑，设计时序逻辑最好选择触发器资源丰富的FPGA。<br /><br />CPLD和FPGA都可以设计流水线啦，关键是CPLD资源可能很快就耗光了，综合不了。<br /><br /><b>更多内容，详见：</b><br /><b>《培训系列“丛书”》</b><br /><b>www.armecos.com</b><br />-----------------------------------<br /><b>More&nbsp;details,&nbsp;see:</b><br /><b>《&quot;Series&nbsp;Books&quot;&nbsp;of&nbsp;Training》</b><br /><b>www.armecos.com</b>
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guo9322 发表于 2008-10-30 15:18 | 显示全部楼层

关键的问题还是fpga触发器资源丰富

触发器多
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g19860529 发表于 2008-11-2 16:45 | 显示全部楼层

为了满足系统要求的时间延迟

当两个触发器之间的组合逻辑比较多的时候就会产生很大的延迟，用流水线的方式可以使降低次延迟。我也是刚学的，似乎是这样的。CPLD应该没有
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dragon_hn 发表于 2008-11-3 14:49 | 显示全部楼层

流水线是程序问题吧?

FPGA资源跟CPLD不是一个数量级的.<br />CPLD里面的触发器太少了,适宜于电路需求简单的场合.
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