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cpld fpga 实现clk的简单方法

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楼主
wangkj|  楼主 | 2008-10-30 16:25 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式
CPLD, FPGA, pi, Input, Output
pin1:clk,input,
pin2:clk_out output,
clk_out=~clk; 
pin1,pin2 用100欧电阻连接，
利用cpld,fpga本身的延时，
实现时钟功能。
可行否？

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沙发
wangkj|  楼主 | 2008-10-30 16:27 | 只看该作者

或者，更进一步，能不能结合无源晶体，实现准确时钟？

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板凳
王紫豪| | 2008-11-4 09:41 | 只看该作者

无源晶体+个7404做

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地板
masashinakayama| | 2008-11-4 12:53 | 只看该作者

要shotty PIN特性的CPLD

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5楼
wangkj|  楼主 | 2008-11-5 08:34 | 只看该作者

shotty PIN 啥意思?

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6楼
钻研的鱼| | 2008-11-6 08:24 | 只看该作者

很少看见cpld或者fpga做晶振源

很少看见cpld或者fpga做晶振源，因为这需要物理约束，否则很容易被优化掉。同时这种时钟频率速率非常高，而且基本上是不准的，受器件温度影响很大。其实fpga内部都有丰富的锁相环，为何不用呢？

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