自己画的S3C2410的底板+外购的S3C2410的核心板，刚开始好好的，后来往2410连着的CPLD里下了几句极其简单的程序，就不能调试了，在ADS下一点出AXD，接着就会跳出错误提示的对话框：RDI severe Error 00602 ：Can't halt target and make it enter DEBUG state （我用的是H_JTAG）。
ＣＰＬＤ我用的是ＥＰＭ７１６０Ｓ，它有６个全局输出使能信号，这些我没有理解，究竟是应该用ｖｅｒｉｌｏｇ实现最终总的的输出使能信号呢还是在Ｑｕａｒｔｕｓ里设置一下就行，我没做任何处理。是不是ＣＰＬＤ影响了ＡＲＭ的调试呢？
请各位大虾指点，万分感谢！ |
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