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vhdl出错

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xyzabczzq|  楼主 | 2008-12-18 13:00 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式
VHDL, TI, Architecture, ck, ge
各位兄台，麻烦帮忙看下这个出错信息是什么意思啊？我是自学的。多谢！near "EOF": expecting: ARCHITECTURE CONFIGURATION ENTITY LIBRARY PACKAGE USE，感觉该写的我都写了，不缺东西啊。

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沙发
g19860529| | 2008-12-21 11:00 | 只看该作者

可能是你的库或者包集合没有加上

程序里可能用到了一些元件例化、函数。如果没有，你试试加上use ieee.std_logic_arith.all; use ieee.std_logic_unsigned.all;

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