我刚刚装好modelsim se 6.2在我的windowsxp上.水平太洼,不太会用.
我会在work下新建一个project(命名fulladder)结果compile成功.
之后建的testbench是不是应该在work下在新建一个project??
1;我试图在fulladder刚编译好时,新建一个verilog file,编译不了!!按下compile后就又把fulladder编译了,新建的verilog file不知道存哪里了.
2;于是我改变做法,在work下有建了project(命名为fulladder_tb)也编译成功了.我知道仿真应该仿的是fulladder_tb吧.但是start simulation显示红字Error loading design
我就能描述出这么多了,高手们告诉我哪里错了?
难道testbench和功能模块都是写在同一个文件里?
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