关于modelsim用法的问题.

只看该作者 · 2009-2-8 11:59

1.testbench在写代码时应该没有端口吧,但是当把编译成功的testbench模块仿真时，object窗口里根本没有ports,wave窗口里也就没有波形。
是不是编写testbench module时加上个空括号？
2.仿真时workspace下面有一排：project,library,sim,Files,Memories按钮。
我的代码里明明用reg [] ram1[] 定义了ram,为什么memories里是空的？请把您能猜到的所有可能性都说出来吧（我是初学者）。鄙视我几句都可以，千万别不理我啊！！！！谢谢了！！！

只看该作者 · 2009-2-8 21:57

testbench在写代码时应该没有端口吧,
有端口，要不你怎么和你的设计代码联系

关于modelsim用法的问题.

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testbench在写代码时应该没有端口吧,