在学习FPGA的过程中很多人都存在这样一个问题：VHDL和Verilog HDL有什么不同么，为什么公司里都用Verilog编FPGA，而没有用VHDL编程的，哪种语言更实用些呢？
这个问题不是两三句就能够解释清楚的。
一般上大学期间VHDL用的比较多，而研究生以后verilog用的就比较多了。
“HDL特别是Verilog HDL得到的第一线工作的设计工程师的特别青睐，不仅因为HDL与C语言很相似，学习和掌握它并不困难，更重要的是它在复杂的SOC的设计上所显示的非凡性能和可扩展能力。
在学习HDL语言时，很多人认为学习Verilog HDL比较好：一是容易入门；二是接受Verilog HDL代码做后端芯片的集成电路厂家比较多，现成的硬核、固核和软核比较多。”
1、Verilog相关内容
2、VHDL FPGA
3、附件中对VHDL、Verilog，System+verilog语言进行了比较
相信可以帮助迷惑者解惑。
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