verilog中有句程序看不懂，请教

只看该作者 · 2009-3-17 09:06

clk_div clk_div_0(            //分配得到2S的时钟，便于观察
    .clk(clk),                 //时钟输入，48M
    .reset(reset),        //异步复位输入，高电平复位

    .clk_out(clk_out)        //分频时钟输出
    );

这个语句中.()是什么意思呀？在以前看到的书上没看到这个，网上也不支持符号的搜索。

只看该作者 · 2009-3-17 09:14

**-------------------------------------------文件信息----------------------------------------------------------
** 文件名称：shift_reg2.v
** 创建者：广州致远电子有限公司
** 创建日期：2009.02.24
** 版本号：version0.0.1
** 功能描述：双向移位寄存器描述，基于EasyFPGA030 V1.04
**           按键的值不断以周期1S在寄存器中移动，移动的方向跟sel端口相关
**
**--------------------------------------修改文件的相关信息--------------------------------------------------
** 修改人：
** 修改日期：
** 版本号：
** 修改内容：
**
*******************************************************************************/
module shift_reg2(
    clk,        //时钟输入，48MHz
    reset,                  //复位输入，低电平有效
    sel,    //选择移动方向，0：按下，1：未按下
    D,    //输入由开关决定，0：按下，1：未按下
    Q,        //输出，0：点亮，1：熄灭
    );
input            clk;        //输入输出定义
input            reset;
input            sel;
input            D;
output    [3:0]    Q;

reg        [3:0]    Q;            //寄存器说明

wire            clk_out;

always @(posedge clk_out)    //D触发器描述
begin
    if(sel)
        Q <= {Q[2:0],D};
    else
        Q <= {D, Q[3:1]};
end

clk_div clk_div_0(            //分配得到2S的时钟，便于观察
    .clk(clk),            //时钟输入，48M
    .reset(reset),        //异步复位输入，高电平复位

    .clk_out(clk_out)        //分频时钟输出
    );

endmodule

只看该作者 · 2009-3-17 09:22

是分频程序例化，看到代码了

只看该作者 · 2009-3-18 19:16

这里是实例化一个实体，顶层文件里面的，好比你原先定义了clk_div的工作方式，这里你产生一个实体，叫做clk_div_0括号里面是对应原先你设计的参数在实体中的映射

只看该作者 · 2009-5-20 22:45

.（）是不是对应端口的一种命名方式，这样在新模块中端口不用按对应顺序来写。

verilog中有句程序看不懂，请教

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不好意思粗心了，看到了后面的代码

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