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请教在VHDL程序中配置上拉输出

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楼主
llh_kf1100|  楼主 | 2009-3-23 21:19 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式
HDL, VHDL, VHDL程序, hd, IO
请教在VHDL程序中配置上拉输出？
我在IO口配置输出为上拉输出时，实现过程中总是报警告，所以我想在程序中配置，这样综合出来就和翻译和配置一致了，不知道可不可以？

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沙发
llh_kf1100|  楼主 | 2009-3-23 21:21 | 只看该作者

请各位大侠指点下

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板凳
dragon_hn| | 2009-3-29 06:08 | 只看该作者

VHDL好像没有上拉的概念吧？

verilog好像就有。
上拉一般是在FPGA的引脚上配置的，如果用QUARTUS II，在编译的时候配置而不是通过VHDL来配置。

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地板
473009| | 2009-4-1 18:29 | 只看该作者

考，能这样子做吗

内部都是逻辑电路，怎么能搞上下拉

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