21ic电子技术开发论坛 › 综合技术交流 › EDA 技术 › 请教在VHDL程序中配置上拉输出
返回列表 发新帖我要提问

请教在VHDL程序中配置上拉输出

[复制链接]
2567|3
 楼主| llh_kf1100 发表于 2009-3-23 21:19 | 显示全部楼层 |阅读模式
HDL, VHDL, VHDL程序, hd, IO
请教在VHDL程序中配置上拉输出？<br />我在IO口配置输出为上拉输出时，实现过程中总是报警告，所以我想在程序中配置，这样综合出来就和翻译和配置一致了，不知道可不可以？
回复

收藏 举报

相关帖子
 楼主| llh_kf1100 发表于 2009-3-23 21:21 | 显示全部楼层

请各位大侠指点下

  
回复

收藏 举报

dragon_hn 发表于 2009-3-29 06:08 | 显示全部楼层

VHDL好像没有上拉的概念吧？

verilog好像就有。<br />上拉一般是在FPGA的引脚上配置的，如果用QUARTUS&nbsp;II，在编译的时候配置而不是通过VHDL来配置。
回复

收藏 举报

473009 发表于 2009-4-1 18:29 | 显示全部楼层

考，能这样子做吗

内部都是逻辑电路，怎么能搞上下拉
回复

收藏 举报

返回列表 发新帖
高级模式
B Color Image Link Quote Code Smilies
您需要登录后才可以回帖 登录 | 注册

本版积分规则

llh_kf1100

2

主题

8

帖子

0

粉丝
快速回复 在线客服 返回列表 返回顶部